I decided that there aren't enough JSON encoders/decoders in SystemVerilog.

There is no any standard package manager for HDL components. What if you take a package manager from a popular language and try to adapt it to HDL?

Usually, a programmer uses const ref for a method argument when they want to show an intention to have read-only variable that isn't a copy of an original one. And this works as a hint perfectly, but what 'constant' guarantees can the simulator actually provide? So, I've started digging...

I refactored my existing blog and move it to Pelican.

Написал свой генератор карты CSR на Python и Jinja2.

Собрал и проверил на практике инструменты для работы с USB-FIFO чипами от FTDI на FPGA.

Небольшой обзор Xilinx AXI Verification IP - набора инструментов для верификации систем, собранных на AXI шинах. Что в комплекте, как использовать, как симулировать в Vivado и вне, и как тестировать AXI Slave с помощью AXI Master VIP.

Концепт запуска HDL тестов через Pytest